译电者 第1010章 分立电路整合规划

卷首语

1965 年 6 月，“73 式” 硬件总体方案确定后，研发团队面临分立电路集成的关键挑战：初期按组件拆分设计的 19 块印刷电路板（PCB），虽功能独立却存在体积过大（55cm×45cm×22cm，超设备尺寸限额）、连线复杂（200 余根跨板线缆，故障率 1.2%）、功耗偏高（38W，超边防供电限额）的问题，难以适配野战机动与哨所狭小空间。此时，通过功能重构将 19 块 PCB 整合为 3 块，成为平衡性能、体积与可靠性的核心举措。这场为期 1 个月的整合规划，不仅实现电路 “瘦身”，更通过布局优化减少信号干扰，为后续原型机组装与量产奠定紧凑、稳定的硬件基础，开创我**用电子设备 “高密度集成” 的早期实践。

一、整合规划的背景与核心目标

19 块分立 PCB 的问题集中暴露：王工团队在原型机预组装中发现，矩阵运算、密钥生成等组件分散在 7 块运算类 PCB，需 40 余根线缆连接，信号传输延迟达 0.12μs（超方案目标 0.08μs）；存储与控制组件分属 5 块 PCB，跨板供电导致电压波动 ±0.2V，影响磁芯存储器读写精度；接口与环境适配组件占 7 块 PCB，体积占比达 40%，设备总重量超 15kg（超机动需求 12kg 限额），整合需求迫切。

基于硬件方案与场景约束，团队明确三大核心目标：一是数量压缩，将 19 块 PCB 整合为 3 块，覆盖全部功能且无性能损失；二是参数达标，整合后设备尺寸≤50cm×40cm×20cm、功耗≤35W、跨板信号延迟≤0.08μs、故障率≤0.5%；三是生产适配，每块 PCB 元件密度≤80 个 /dm2（兼容当时国产 PCB 制造工艺），布线层数≤2 层（避免复杂多层板成本过高）。

整合工作由王工牵头（硬件总负责），组建 4 人专项小组：王工（整体规划，把控功能拆分）、赵工（运算类电路整合，熟悉核心元件布局）、孙工（存储控制类整合，负责信号路径优化）、刘工（接口环境类整合，擅长抗干扰设计），覆盖 “运算 - 存储 - 接口” 全功能域。

规划周期为 1 个月（1965.7.1-1965.7.31），分三阶段：第一阶段（7.1-7.10）梳理 19 块 PCB 功能与关联关系；第二阶段（7.11-7.25）制定整合方案与单块 PCB 布局；第三阶段（7.26-7.31）方案评审与优化，形成生产图纸，衔接 PCB 制造。

启动前，团队明确核心约束：整合不得改变元件选型（沿用国产型号，避免供应链波动）；功能模块物理隔离（如高功率元件与敏感元件分开布局）；维修便利性（预留测试点，单块 PCB 故障可独立更换），确保整合后设备兼顾性能与实用性。

二、19 块分立 PCB 的功能梳理与分类

赵工团队首先对 19 块 PCB 开展全功能梳理，按 “功能域 - 信号流向 - 功耗等级” 三维度分类，识别整合空间，为重构奠定基础。

第一类：运算核心类（7 块 PCB），含矩阵运算板（2 块，分别对应乘法 / 逆变换）、密钥生成板（2 块，含随机数发生器 / 密钥运算）、辅助运算板（3 块，模 256 运算 / 异或扰动 / 并行控制），核心功能为加密算法运算，功耗占比 60%（22.8W），信号多在类内交互，具备高整合潜力。

第二类：存储控制类（5 块 PCB），含磁芯存储板（2 块，程序区 / 数据区）、主控板（2 块，时序生成 / 指令解析）、异常检测板（1 块，故障监测 / 降级控制），功能为数据存储与系统调度，功耗占比 20%（7.6W），信号需与运算类高频交互，宜就近整合减少延迟。

第三类：接口环境类（7 块 PCB），含通信接口板（3 块，短波 / 有线 / 备用）、本地配置板（2 块，按键输入 / 指示灯显示）、环境适配板（2 块，低温加热 / 电磁屏蔽控制），功能为外部交互与环境适应，功耗占比 20%（7.6W），信号多为低速传输，可集中布局降低体积。

7 月 10 日，团队形成《19 块 PCB 功能梳理报告》，标注每块板的元件清单（如矩阵运算板含 1369 个 3AG1 晶体管）、信号流向（如密钥生成板→数据存储板）、功耗参数，明确运算类内元件关联度达 85%、存储控制类与运算类交互频率达 90%，为 “3 块 PCB” 的功能划分提供数据支撑。

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喜欢译电者请大家收藏：()译电者全本小说网更新速度全网最快。三、历史补充与证据：分立 PCB 功能梳理档案

1965 年 7 月的《“73 式” 19 块分立 PCB 功能梳理档案》（档案号：ZH-1965-001），现存于研发团队档案库，包含 PCB 清单表、功能关联图、功耗测试数据，共 42 页，由赵工、孙工共同编制，是整合规划的核心依据。

档案中 “PCB 清单表” 按类别排序，每栏记录 PCB 名称、编号（如 “运算 - 01：矩阵乘法板”）、元件数量（1369 个晶体管、256 个电阻）、尺寸（18cm×15cm）、功耗（3.5W）、关联 PCB（如 “运算 - 01→运算 - 03：辅助运算板”），例如 “存储 - 01：程序区存储板” 标注 “元件 64 个磁芯体、32 个寄存器，尺寸 20cm×16cm，功耗 2.2W，关联主控 - 01 板”。

功能关联图用热力图标注交互频率：运算类内部连线（如矩阵板→密钥板）标注 “高频”（交互次数≥100 次 / 秒），用红色标注；运算类→存储控制类连线标注 “中频”（50-100 次 / 秒），用黄色标注；接口类→其他类连线标注 “低频”（≤50 次 / 秒），用蓝色标注，直观体现整合优先级（高频交互优先整合）。

功耗测试数据页记录：19 块 PCB 总功耗 38W，其中运算类 22.8W（矩阵板单块 3.5W×2=7W，密钥板 2.8W×2=5.6W）、存储控制类 7.6W（存储板 2.2W×2=4.4W，主控板 1.6W×2=3.2W）、接口环境类 7.6W（通信板 1.2W×3=3.6W，环境板 1.5W×2=3W），为整合后功耗分配提供依据。

档案末尾 “整合可行性分析” 指出：运算类 7 块 PCB 可整合为 1 块（元件总量约 3000 个，PCB 尺寸 20cm×18cm 可容纳），存储控制类 5 块可整合为 1 块（元件约 800 个，20cm×16cm），接口环境类 7 块可整合为 1 块（元件约 600 个，20cm×14cm），总尺寸 48cm×38cm×18cm（≤限额），可行性结论为 “高”，档案有王工、赵工签名，日期为 7 月 10 日。

四、整合方案的核心逻辑与功能划分

基于功能梳理，王工团队确定 “功能域聚合 信号路径最短” 的整合逻辑，将 19 块 PCB 重构为 3 块，每块覆盖一个核心功能域，减少跨板信号传输与干扰。

第一块：运算核心 PCB，整合原 7 块运算类 PCB 功能，核心逻辑为 “高频运算集中布局”—— 矩阵乘法 / 逆变换、密钥生成（含随机数）、辅助运算（模 256 / 异或）模块物理相邻，信号路径从原跨板 0.12μs 缩短至板内 0.05μs，功耗控制在 22W（原 22.8W，通过元件布局优化减少散热损耗）。

第二块：存储控制 PCB，整合原 5 块存储控制类 PCB 功能，核心逻辑为 “调度中心就近布局”—— 磁芯存储器（程序区 数据区）、主控单元（时序 / 指令）、异常检测模块集中，与运算核心 PCB 通过 16 位数据总线直接连接，交互延迟≤0.08μs，功耗控制在 7W（原 7.6W，优化电源布线减少损耗）。

第三块：接口环境 PCB，整合原 7 块接口环境类 PCB 功能，核心逻辑为 “低速交互集中 环境适配独立”—— 通信接口（短波 / 有线）、本地配置（按键 / 指示灯）、环境适配（加热 / 屏蔽）模块分区布局，与存储控制 PCB 通过 8 位控制总线连接，信号为低速传输（≤1MHz），功耗控制在 3W（原 7.6W，合并冗余电源模块）。

7 月 15 日，团队形成《3 块 PCB 功能划分方案》，附功能域边界图（标注每块 PCB 的模块范围）、信号交互图（标注板间总线连接），明确 3 块 PCB 的功能无重叠、无遗漏，覆盖原 19 块 PCB 全部功能，为后续布局设计提供框架。

五、单块 PCB 的功能布局设计

孙工团队基于功能划分，开展每块 PCB 的详细布局设计，遵循 “信号流向优化、散热均衡、抗干扰隔离” 三大原则，确保性能与可靠性。

运算核心 PCB 布局（尺寸 20cm×18cm）：采用 “L 型信号路径”—— 矩阵运算模块（左上部，含 1369 个晶体管）→密钥生成模块（右上部，含随机数噪声源）→辅助运算模块（下部，含模 256 运算器），高功率元件（如乘法器）靠近 PCB 边缘散热孔，敏感元件（随机数发生器）远离高频电路，板内电源布线采用 “星型拓扑”，电压波动≤0.05V，确保运算精度。

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喜欢译电者请大家收藏：()译电者全本小说网更新速度全网最快。存储控制 PCB 布局（尺寸 20cm×16cm）：采用 “中心辐射布局”—— 主控单元（中心，含 1MHz 时钟芯片）→磁芯存储器（左侧，程序区在上、数据区在下，物理隔离防篡改）→异常检测模块（右侧，含故障报警电路），板内数据总线沿边缘布线，避免与控制总线交叉，信号串扰≤-60dB，时序同步误差≤0.02μs。

接口环境 PCB 布局（尺寸 20cm×14cm）：采用 “分区隔离布局”—— 通信接口模块（左侧，短波 / 有线接口独立屏蔽腔）→本地配置模块（中部，按键与指示灯集中）→环境适配模块（右侧，加热控制与屏蔽驱动），接口电路加装 EMI 滤波器，接地采用 “单点接地” 设计，抗电磁干扰能力提升至 80dB（原 60dB），适应野战复杂环境。

7 月 20 日，团队完成 3 块 PCB 布局图纸，标注元件坐标（如矩阵运算模块晶体管位于 (5cm,3cm)-(15cm,10cm)）、布线宽度（数据总线 2mm，控制总线 1mm）、测试点位置（每模块预留 2-3 个测试孔），形成《PCB 布局设计图纸集》，提交北京无线电元件厂（PCB 制造厂家）评估工艺可行性。

六、历史补充与证据：PCB 布局设计档案

1965 年 7 月的《“73 式” 3 块 PCB 布局设计档案》（档案号：ZH-1965-002），现存于军事通信技术档案馆，包含布局图纸、元件坐标表、布线规则，共 58 页，由孙工、刘工共同绘制，是布局设计的直接证据。

档案中 “运算核心 PCB 布局图”（比例 1:2）标注：矩阵乘法模块采用 “阵列式布局”（1369 个 3AG1 晶体管按 37×37 阵列排列，间距 0.3cm），位于 PCB 左上部 (2cm,2cm)-(18cm,10cm)；密钥生成模块的随机数噪声源（3AG1 晶体管）位于 (8cm,12cm)，远离矩阵模块（距离≥5cm），避免高频干扰；散热孔沿 PCB 边缘均匀分布（直径 2mm，间距 1cm），共 20 个，确保散热效率。

存储控制 PCB 元件坐标表记录：主控单元时钟芯片（DS-1965 型）位于 (10cm,8cm)，磁芯存储器程序区（MC-1964 型）位于 (3cm,3cm)-(10cm,13cm)，数据区位于 (12cm,3cm)-(19cm,13cm)，两者间距 2cm（物理隔离）；异常检测模块故障报警灯位于 (10cm,15cm)，便于整机装配后观察状态。

布线规则页明确：运算核心 PCB 数据总线宽度 2mm（载流能力≥1A），控制总线 1mm；存储控制 PCB 时钟信号线采用 “蛇形布线”（减少时序偏差），长度误差≤0.5cm；接口环境 PCB 通信接口布线采用 “差分对”（抗干扰），阻抗匹配 50Ω，所有布线拐角为 45°（避免 90° 拐角信号反射），规则符合当时国产 PCB 制造工艺（2 层板，最小线宽 0.8mm）。

档案附录 “工艺评估反馈” 显示：北京无线电元件厂确认 3 块 PCB 布局符合制造能力（元件密度运算板 75 个 /dm2、存储板 60 个 /dm2、接口板 50 个 /dm2，均≤80 个 /dm2），布线可通过常规蚀刻工艺实现，交付周期 15 天，成本约 200 元 / 块（3 块合计 600 元，低于原 19 块 PCB 成本 1200 元），档案有厂家工程师签名，日期为 7 月 22 日。

七、整合中的技术难点与解决措施

整合过程中，团队遭遇 3 类技术难点，通过针对性创新解决，确保整合方案落地，无性能损失。

难点一：运算核心 PCB 元件密度高（75 个 /dm2）导致散热困难，测试显示满负荷运行时 PCB 温度达 65℃（超元件耐受上限 60℃），解决方案：在矩阵运算模块与密钥模块间增设 1mm 厚铝制散热条（重量增加 50g），优化布局使高功率元件分散（如乘法器从集中排列改为 2 个小阵列），散热后温度降至 55℃，符合要求。

难点二：存储控制 PCB 中磁芯存储器与主控单元信号串扰，测试发现时序信号干扰存储数据，错误率 0.01%（超目标 0.001%），解决方案：在两者间布设 2mm 宽接地隔离带（连接 PCB 接地平面），时序信号线采用屏蔽线（铜网编织），串扰降至 - 70dB，错误率恢复至 0.0005%。

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喜欢译电者请大家收藏：()译电者全本小说网更新速度全网最快。难点三：接口环境 PCB 通信接口与环境适配模块电源冲突，加热模块启动时电压波动影响通信，错误率 0.2%，解决方案：为环境适配模块增设独立 DC-DC 转换器（输出 5V/1A），与通信接口电源完全隔离，波动从 ±0.2V 降至 ±0.05V，通信错误率降至 0.01%。

7 月 25 日，团队开展难点解决后的验证测试：3 块 PCB 满负荷运行 72 小时，运算核心温度 55℃、存储控制串扰 - 70dB、接口通信错误率 0.01%，全部达标，形成《整合技术难点解决报告》，确认方案无技术障碍。

八、整合方案的性能验证与优化

7 月 26 日 - 7 月 28 日，团队基于布局图纸制作 3 块 PCB 样品，开展性能验证，对比原 19 块 PCB 的关键指标，验证整合效果，同步优化细节。

体积与重量验证：3 块 PCB 总尺寸 48cm×38cm×18cm（≤50cm×40cm×20cm 目标），整机重量 11.5kg（≤12kg 目标），较原 19 块 PCB（55cm×45cm×22cm，15.2kg）体积缩小 32%、重量减轻 24%，适配野战机动与哨所安装。

性能指标验证：运算速度（矩阵乘法 0.65μs / 次，原 0.7μs / 次）、信号延迟（板间交互 0.07μs，原 0.12μs）、功耗（32W，原 38W），关键指标均优于原设计，其中功耗降低 16%，满足边防 35W 供电限额。

可靠性验证：连续运行 1000 小时，故障次数 5 次（故障率 0.4%，≤0.5% 目标），均为接口模块接触问题（非整合设计缺陷），较原 19 块 PCB（故障率 1.2%）可靠性提升 67%，验证整合后连线减少（从 200 余根降至 30 根）的优势。

基于验证结果，团队优化 2 处细节：运算核心 PCB 增加 2 个散热孔（应对极端高温）；接口环境 PCB 通信接口增加防雷击气体放电管（适配野外雷暴环境），优化后方案更贴合实战需求。

九、整合方案的标准化与生产准备

7 月 29 日 - 7 月 31 日，团队将整合方案标准化，形成生产与维护规范，确保量产一致性，同时对接厂家准备批量生产。

制定《PCB 设计规范》：明确 3 块 PCB 的元件选型标准（如运算核心用 3AG1 晶体管、存储控制用 DS-1965 时钟芯片）、布局规则（信号流向、散热孔间距）、布线参数（线宽、阻抗），确保每块量产 PCB 与样品性能一致。

编制《PCB 维护手册》：标注每块 PCB 的故障排查流程（如运算核心故障先测测试点电压）、元件更换方法（如随机数晶体管更换步骤）、常见问题解决方案（如通信错误检查电源隔离），便于后续部队维护。

对接北京无线电元件厂：交付标准化图纸与规范，确定量产工艺（2 层 PCB 蚀刻、镀金引脚、三防涂覆），约定月产能 50 套（满足 1966 年原型机量产需求），首批 20 套 PCB 交付周期 8 月 15 日。

7 月 31 日，整合方案通过国防科工委专家评审，形成《“73 式” 电子密码机分立电路整合规划总报告》，共 168 页，包含方案设计、验证数据、生产规范，标志整合规划全面完成，进入 PCB 量产阶段。

十、整合规划的历史意义与后续影响

从 “73 式” 研发看，分立电路整合是硬件落地的 “关键瘦身术”—— 体积与重量的大幅降低，使设备从 “固定站专用” 拓展为 “机动 - 固定双用”，1968 年列装时，既适配边防哨所狭小空间，又可安装于装甲车辆，部署灵活性提升 50%，避免因体积问题导致的场景适配局限。

从技术创新看，整合开创我**用电子设备 “功能域聚合” 集成范式 —— 通过 “高频集中、低速分区” 的布局逻辑，突破当时苏联 “按组件拆分” 的传统设计，使 PCB 集成度从 1.2 块 /dm3 提升至 3.5 块 /dm3，为后续 “84 式”“92 式” 加密设备的高密度集成提供技术参考。

从产业带动看，整合推动国产 PCB 制造工艺升级 —— 北京无线电元件厂基于此次整合需求，改进 2 层板蚀刻精度（从 ±0.1mm 提升至 ±0.05mm）、开发三防涂覆工艺（耐盐雾 72 小时），1966 年该厂 PCB 产能提升至 200 套 / 月，带动国内 PCB 产业从 “低精度” 向 “军用级” 转型。

从可靠性提升看，整合减少跨板连线 85%（从 200 余根至 30 根），故障率从 1.2% 降至 0.4%，1970 年边防部队反馈，“73 式” 年均故障次数从 3 次降至 1 次，维护成本降低 60%，实战可用性显着提升，为长期值守场景提供稳定保障。

从技术传承看，整合中形成的 “信号路径优化”“电源隔离”“散热均衡” 等布局规则，被纳入 1972 年《军用电子设备 PCB 设计通用规范》（GJB-1972-025），成为我**用 PCB 设计的行业标准，影响后续雷达、通信终端等设备的电路集成，推动军用电子硬件设计的系统化与标准化。

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